ADI:ADC 建模工具加快评估过程

文章转自ADI官网，版权归属原作者所有

简介

消费者对更快、更智能和更好产品的需求将创新推到了前所未有 的高度。因此，系统设计人员面临着共同的困境：在已知平台上设计新产品，只进行递增改变；或者使用全新平台和最先进的产品和功能。前者可能设计速度较快，风险较小，但收益较低；而后者用途更广泛、功能更佳且价值更高，但风险较高。

现在，一套新的仿真工具使得可在软件中快速地进行原型制作，从而最大程度地降低开发风险，让设计人员可以充满自信，相信其设计的新产品能按预期工作。该软件让设计人员可以深入了解各个产品（例如数模转换器、时钟IC 和放大器）的能力，并且可整合各个器件（ADC 和时钟等），而不必获取实际元件。设计人员可先进行软件评估，然后再决定是否要采购硬件，从而节省了时间和金钱。

本文说明了ADIsimADC,^™ ADIsimCLK,^™ 和 VisualAnalog^®软件 套件的多功能特性，该套件可预测与采样时钟结合时ADC 的性 能。示例采用16 位、250 MSPS 数模转换器AD9467 和低抖动时 钟发生器 AD9523-1。第一部分说明了软件评估，其中模拟了ADC 性能随频率的变化情况并展示了如何在软件中连接各器件。第二 部分详细说明了如何使用评估板和SPIController 软件进行实际硬 件设置。示例中为AD9467 提供的时钟速率是245.76 MSPS。 AD9523-1 评估板采用交互式图形用户界面（GUI）来配置时钟输出。

使用ADIsimADC 和ADIsimCLK 进行协同仿真

首先，下载并安装VisualAnalog 和AD9523-1 评估软件。ADIsimADC随VisualAnalog 一起提供。启动VisualAnalog 时，将出现弹出窗口，要求用户选择画布，如图1 所示。

AD9467 的ADIsimADC 模型位于ADC→Single（单通道）→AD9467菜单选项中。图2 显示了ADIsimADC 的FFT 均值画布。

设置ADIsimADC 以预测ADC 行为

在单音发生器（Tone Generator）模块上输入频率，然后点击制 表（Tab）键。ADIsimADC 会自动根据采样速率和采样大小，将 该频率转换为相干频率。图3 显示了采用默认设置时9.7 MHz 单 音输入的FFT。

设置ADIsimCLK 以预测AD9523-1 行为

接着，下载并安装ADIsimCLK 软件。安装完成后，打开程序并选择文件（File）→新建（New）。将出现一个窗口，用来选择各器件，如图4 所示。

遵循与实际目标系统实施最为相似的设置方法。本例中使用一个外部30.72 MHz 时钟来为第一个PLL 提供了参考时钟。CrystekCVHD-950 用作双环路PLL 中第一个环路的VCXO。内部VCO频率设定为2949.12 MHz，并且在内部进行3 分频。OUT7 上的4 分频提供245.76 MHz 时钟。该设置如图5 所示。

ADIsimCLK 还会生成关于时钟输出的报告，包括不同积分范围内的输出相位噪声和抖动。这些报告可从各个输出所对应的选项卡上进行查看。在该设置中，OUT7 用来为AD9467 评估板提供时钟。报告页如图6 所示。图中高亮显示了主要规格宽带抖动。

仿真带有AD9523-1 的AD9467

ADIsimADC 可以预测使用AD9523-1 提供时钟时AD9467 的性能。ADIsimCLK 报告中的宽带抖动规格可传递到ADIsimADC 画布上。在FFT 画布上，ADC Model（ADI 模型）模块使用户能够更新总抖动规格，如图7 所示。

总抖动可通过对各个抖动分量求取方和根而计算得出。这里，孔径抖动为60 fs，宽带抖动为215 fs。传递到ADIsimADC 的rss 抖动为223.2 fs，这会产生97 MHz 的单音FFT，如图8 所示。使用更新后的抖动，ADIsimADC 可预测任何输入频率下的预期性能。

关于抖动的简短说明

ADC 必须定期对模拟信号进行采样。这要求具有稳定的采样时 钟，因为任何不理想的时钟源都将产生一定相位噪声。抖动是指采样时钟载波上两个指定频率偏移之间的时段上的相位噪声积分。对于ADC，一般认为宽带噪声是最重要的因素。ADIsimCLK可计算宽带抖动，即对1 kHz 偏移以上的相位噪声进行积分。该宽带抖动会传递到ADIsimADC 模型上，以供了解该抖动对ADC性能的影响。有关采样时钟抖动对影响ADC 性能有何影响的更多详细信息，请参阅AN-756 应用笔记"采样系统及时钟相位噪 声和抖动的影响.

实测性能

ADIsimADC的预测结果可使用AD9467 评估板 和 AD9523-1 评估板 进行测试。AD9523-1 配置为在OUT7 上产生245.76 MHz LVPECL 时钟。该输出耦合到AD9467 评估板，该评估板已修改为可在J200 和J201 上接受差分时钟输入。该设置如图9 所示。

该设置采用2 MHz 至400 MHz 的模拟输入频率来采集数据。由VisualAnalog 采集单音FFT，并结合ADIsimADC 的预测来编译数据并绘制成曲线图。图10 显示了信噪比(SNR)与频率之间的关系曲线图。注意，仿真结果完美地匹配实际测量结果。

图11 显示了无杂散动态范围(SFDR)数据。这些数字并不完全一致，但模拟数据和实测数据之间的总体趋势在整个频率范围内都匹配得相当好。SFDR 主要取决于PCB 布局、元件、时钟幅度，这些就是差异由来。

要更好地测量失真，可比较二次谐波失真和三次谐波失真的模拟数据和实测数据，如图12 和图13 所示。如果输入评估板上ADC中的差分信号在幅度和相位上均衡，并且评估板的布局良好而不会明显影响差分信号平衡，那么模拟和实测的HD2 性能将匹配得非常好。

另一方面， HD3 性能与频率的关系可能比较难以预测。ADIsimADC 模型是在表征过程中通过观察ADC 性能和DNL 数据而开发出的。算法使用插值和外推技术，以便预测特定频率时的动态范围，但不能准确预测所有点上的HD3 性能。

实际的HD3 性能很大程度上取决于各种现实因素，例如电源电压、元件选择、ADC 输入缓冲器和时钟信号质量。

HD3 预测并非总是完全正确，但在频率上的总体趋势表明了模拟 数据和实测数据之间的良好一致。

在很多系统设计中，主要性能指标为SNR。SFDR 和动态范围取决于很多其他因素。模拟结果和实测数据之间的SNR 数字匹配得非常好，这让系统设计人员在选择ADC 和时钟时可以充满自信。

结论

期望缩短设计周期的需求给系统设计人员在其设计中评估新产品 带来了巨大压力。硬件评估几乎是必不可少的，但选择错误的硬件组合可能会造成金钱和时间浪费。软件评估可用于对ADC 产品进行快速而简便的初始测评。ADIsimADC 和ADIsimCLK 为系统设计人员提供了一种简单而有效的方式，让他们可以合理地选择ADC 和时钟IC。借助这些软件工具，系统设计人员可混搭使用不同的ADC 和时钟IC，以此获得足够信心来选择各元件进行硬件评估。

参考电路

AN-737 应用笔记"如何利用ADIsimADC 完成ADC 建模",Brad Brannon 和Tom MacLeod，ADI 公司，2009 年。

AN-756 应用笔记"采样系统以及时钟相位噪声和抖动的影响".Brad Brannon，ADI 公司，2004 年。

ADI 公司高速转换器部，AN-878 应用笔记"高速ADC SPI 控制软件" 。ADI 公司，2007 年。

AN-905 应用笔记"VisualAnalog™转换器评估工具1.0 版用户手 册" . 

MT-003 指南"了解SINAD、ENOB、SNR、THD、THD + N 和SFDR， 不在噪底中迷失"。 

"测试高速ADC 的模拟输入相位不平衡"." Test & Measurement World, 2011 年。

"双环路时钟发生器可清除抖动并提供多个高频输出"Kyle Slightom，模拟对话，第48 卷第1 期，2014 年。

致谢

非常感谢Jillian Walsh 在实验室努力工作，为本论文收集了大量数据，并感谢Kyle Slightom 在AD9523-1 评估板和软件设置方面的帮助。